설계공부

SoC - NiosⅡ(DE1-SoC) - 5 PWM 설계

1006 TOOL : Quartus Prime Lite Edition(Ver.18.1) Board : DE1-SoC FPGA : ALTERA CycloneV SoC (5CSEMA5F31C6N) LANGUAGE : Verilog(Ver.2001) PWM(Pulse Width Modulation) Duty ratio를 변경하여 펄스 폭을 조절하는 변조 방식이다. 출력 전압값을 기준으로 일정한 Duty동안 High를 유지하고, 나머지는 Low를 내보내 출력 신호를 조절한다. 이때 일정한 주기 안에서 전압이 인가와 끊어짐이 반복되면서 소모 전력이 바뀐다. ​ PWM을 사용 예로는 모터제어, LED 밝기 제어가 있다. [my_reg2.v] addr을 2bit로 offset을 2개에서 4개로 늘림 저번시간에 만들어..

설계공부/SoC 2023. 10. 6. 18:47

SoC - NiosⅡ(DE1-SoC) -4 RTL 설계

1005 Avalon_bus를 설계해 보았다 Avlon_bus_Data_sheet 초기의 cpu형태 reg 선언 안해줘서 나오는 오류가 난다. 따라서 reg를 붙여줘 오류를 해결 추가적으로 Delay가 존재하기에 Delay 설계를 했다. DATA_SHEET를 보면 UKNOUN 값도 있기 때문에 검은색 부분은 X로 둠 버스 모델링은 task다. Begin은 body부분 procedural 구문처럼 데이터를 받으면 된다. 추가적으로 해당 부분 설계 해당부분을 설계완료하여, 전체적인 task를 완성했다. Test_bench 패턴을 만들어야 하기 때문에 reg Output은 wire연결 clk을 추가해줬다. Tcl_file Modelsim_Simulation 용도의 파일 Vlog를 통해 comfile하기 보고싶..

설계공부/SoC 2023. 10. 5. 10:12

SoC - NiosⅡ(DE1-SoC) -3 RTL 설계

1004 TOOL : Quartus Prime Lite Edition(Ver.18.1) Board : DE1-SoC FPGA : ALTERA CycloneV SoC (5CSEMA5F31C6N) LANGUAGE : Verilog(Ver.2001) IP 종류 UART, GPIO, SPI, I2C, SDRAM, Video, Camera 그 중 intel 사의 avalon bus IP를 가지고 RTL설계를 해볼예정이다. setup time : 이벤트 즉, control path에 대한 이벤트 (어떻게 보면 mux) 이벤트가 없으면 진행이 안된다. (입력으로 받아들이는데 필요한 최소시간, 대기시간) Hold time : 출력으로 유지하기 위한 필요 최소시간 아발론 버스설계를 위해서는 test환경의 구축이 필요하다..

설계공부/SoC 2023. 10. 4. 20:38

전자회로 해석 및 설계-13(OP_AMP)

0918 TOOL : OrCAD 사용 OP_AMP TI사의 RC4558 문제 : 아래 Inverting_Amp회로가 100배의 진폭비를 갖을 수 있는 Inverting_Amp회로를 새롭게 만드시오. SPEC OP_AMP : RC4558(TI) Vsin VI = 10mV FREQ = 40kHz Power Supply : VCC = 12V / VCC2 = 6V / VEE = -12V [Inverting_Amp_Circuit] [Simulation 결과] 진폭비 10배가 되는 것을 확인할 수 있다. [100배의 증폭비를 갖는 회로] [R3 R6] [10k 10k] 대략 100배의 진폭비를 갖는 것을 확인할 수 있다. 그러나, 여기서 의문점이 드는것이 한가지 있다. R3와 R6의 값을 10k 10k이 아닌 25..

설계공부/전자회로 2023. 9. 18. 18:22

전자회로 해석 및 설계-12(Project_1 / OP_AMP)

0918 TOOL : OrCAD 1. 아래 회로는 over current detector 이다. 이 회로의 출력신호는 0~12V 사이로 스 위칭하게 된다. 이 신호를 MCU의 입력에 인가해야 한다. MCU의 input dynamic range는 0~5V이다. 이를 해결하기 위한 회로를 설계 하시오. 돈을 더 아껴서 설계 해보자. 여기서 저항을 더 줄여보자. 추가되는 저항을 1개로 줄이고, 5V가 나오도록 비율을 설정하였다 [SIMULATION 결과] 2. 아래 spec을 만족하는 시스템을 설계하시오.  어떤 infotainment system의 리모콘에 사용되는 IR 센서 신호처리회로의 출력단은 정상 동작 시, 0~5V의 출력전압이 나온다. 이 출력전압은 ADC의 입력단으로 들어가게 되는 데, ADC의..

설계공부/전자회로 2023. 9. 18. 14:42

Verilog HDL - VIVADO_2(7segment / decoder)

노진호 교수님 [23.07.31 ~ 23.08.04 (5일)] 0801 TOOL : XILINX - VIVADO 사용 FPGA : Artix-7 사의 (XC7A35T-1CPG236C) 사용 BOARD - Basis 3 7segment [BCD_To_FND_Decoder code] case 분류하는 코드를 만들었다. [실제 Schematic] [SW_CODE] [Segment_Code] 보드동작 결과 [SW_{1234}_ON_OFF] [SW_1001_"9"] [SW_1000_"8"] [SW_0111_"7"] [SW_0110_"6"] [SW_0101_"5"] [SW_0100_"4"] [SW_0011_"3"] [SW_0010_"2"] [SW_0001_"1"] [SW_0000_"0"]

설계공부/VIVADO 2023. 9. 18. 09:44

Verilog HDL - VIVADO_1(FULLADDER_4BIT / 8BIT)

[23.07.31 ~ 23.08.04 (5일)] 0731 TOOL : XILINX - VIVADO 사용 FPGA : Artix-7 사의 (XC7A35T-1CPG236C) 사용 BOARD - Basis 3 반도체 설계 절차 Verilog 용어 Behavior Modeling - I/O(입출력) 반응에 의해 묘사되는 요소 - 오직 회로의 기능만 모듈이 어떻게 동작하는지를 기능위주로 설명하는 모델 Structural Modeling - 서로 연결하는 lower-level의 요소들로 묘사되는 요소로 Gate level이며 주로 상위의 설계물을 설계할 때 사용된다. RTL(Register Transfer Level) – 설계 합성 Synthesis(합성) HALF_ADDER carry값과 sum값을 저장할 수 있..

설계공부/VIVADO 2023. 9. 17. 20:19

visual stdio 2019 - (7단원 예제풀이)

0915 TOOL : visual stdio 2019 참고 책 : 혼자 공부하는 C언어 개정판 / 한빛아카데미 - 서현우 함수 함수는 모듈화가 중요하다! 7-1 함수의 기본 형태 시행결과 윈도우에서 실행한 결과 이기에 오류 없이 나온다. 하지만 위 형태의 코드처럼 작성 후 실행 시 임베디드에서는 오류가 난다. 따라서 위 코드 형식처럼 main code 전에 선언을 해주어 먼저 선언되어 읽어올 수 있도록 해주어야 한다. 파일 나누기 [관리 용도] Body File 헤더파일 따로 소스 파일을 등록하여 사용한 모습 [모듈화] 헤더 파일을 불러와 사용한 결과 기존과 동일하게 결과가 나온다. 모듈들로 관리하게 되면 코드가 간결하게 되고 Block 들로 관리하기 때문에 오류관리에도 효과적이다.

설계공부/C언어(C++) 2023. 9. 15. 16:46

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