Verilog HDL - VIVADO_2(7segment / decoder)

노진호 교수님 [23.07.31 ~ 23.08.04 (5일)]

 

0801

 

TOOL : XILINX - VIVADO

사용 FPGA : Artix-7 사의 (XC7A35T-1CPG236C)

사용 BOARD - Basis 3

 

 

7segment

[BCD_To_FND_Decoder code]

case 분류하는 코드를 만들었다. 

 

 

[실제 Schematic]

 

 

 

[SW_CODE]

 

 

[Segment_Code]

 

 

보드동작 결과

[SW_{1234}_ON_OFF]

[SW_1001_"9"]

 

 

[SW_1000_"8"]

 

 

[SW_0111_"7"]

 

 

[SW_0110_"6"]

 

 

[SW_0101_"5"]

 

[SW_0100_"4"]

 

 

 

[SW_0011_"3"]

 

 

 

 

[SW_0010_"2"]

 

 

 

 

[SW_0001_"1"]

 

 

 

[SW_0000_"0"]