설계공부

Digital Logic Enhanced Processor (Add Instruction memory load and store)_HEX

16 BIT_RISC Processor CPU 설계 11.27~01.05 12.27 기존 16 bit simple cpu에 peripheral(LED)을 추가하여 불빛이 나올 수 있도록 하였다. and / add / sub에 맞게 hex가 정해지고, 그결과가 led로 나오게 된다. 기존 PART3에 적용했던 부분에 SEG_7을 추가로 적용 SEG_7 PROC부분은 기존에 했던 부분 그대로 가져왔다. INST_mif_file address 및 변수 0x0000 : mem 0x1000 : LED 0x2000 : SEG next inst R2 : SEG R4 : SW 위 내용을 상기하며, simulation을 확인하면 좋다. RTL_VIEW State Machine TRANSITIONS / ENCODING S..

설계공부/Advance Verliog 2023. 12. 27. 21:25

Digital Logic Enhanced Processor (Add Instruction memory load and store)

16 BIT_RISC Processor CPU 설계 11.27~01.05 12.23 2_Port로 진행된 ROM 설계를 가지고 PC가 추가 된 형태의 Processor를 구현했다. 또한 연산 기능을 확장하여, ld일때 LOAD 메모리 값을 레지스터에 전송하고, st일때 Store 레지스터 값을 메모리에 전송될 수 있도록 만들었다. ​ D_FF와 같은구조. 기능 : SW 값을 지속적으로 LED에 갱신 실질적으로 구동시, 레지스터 r3, r4에 각각 LED, SW 주소를 저장 레지스터 r0에 r4를 주소로 하는 값(SW_0~8)을 전송(MAIN) 레지스터 r3를 주소로 하는 값( SW_0~8 )에 레지스터 r0를 전송 프로그램 카운터를 메인으로 설정해준다. 구현하며 얻은 이점은 특정한 위치의 프로그램 실행 ..

설계공부/Advance Verliog 2023. 12. 23. 04:19

Verilog HDL - LED_FSM(Moore / Mearly)

설계공부/VIVADO 2023. 12. 21. 19:40

Verilog HDL - VIVADO_3~5(7segment~TIMER)

[23.07.31 ~ 23.08.04 (5일)] 0802~0804 TOOL : XILINX - VIVADO 사용 FPGA : Artix-7 사의 (XC7A35T-1CPG236C) 사용 BOARD - Basis 3 논리 게이트와 회로 구성 요소를 통해 데이터가 전당 되는 경로인 Critical path는 전체 회로의 지연시간이 가장 큰 부분을 차지한다. 이 곳에서 어떻게 하느냐가 동작속도를 결정하며, 데이터가 정확한 타이밍에 입/출력 될 수 있도록 하는 것이 중요하다. Critical path에서는 Glitch와 propagation delay가 발생한다. 이를 어떻게 최적화 하는지가 중요한 것이다. 안정성을 높이기 위해서는 Feedback system을 갖는 회로를 사용한다. Feedback system..

설계공부/VIVADO 2023. 12. 14. 02:12

FULL CHIP CUSTOM ONE CHIP DESIGN - 13(Full-Custom IC One Chip Design)완료

​ [기간] 23.07.04 ~ 23.07.21 (14일) (100h) ​ [사용 tool] Cadence Virtuoso 6.1.8-64b Editor : Schematic Editor L, Symbol Editor L, Layout Suite L Simulation : ADE L (Analog Design Environment, Schematic Simulation 환경 제공) Simulation Platform : Spectre (SPICE) Verification : Assura (DRC, LVS) Library : GPDK090 (Generic Process Design Kit 90nm) ​ [결과] SIZE를 줄이기 위해 가장 큰 CIRCUIT 부터 밑에 배치하였다. 가장 큰 CIRCUIT을 ..

설계공부/Full Custom IC One Chip Design 2023. 12. 13. 18:31

Advanced Veilog-1

2023.11.08 TOOL : Quartus Prime Lite Edition(Ver.18.1) Board : DE1-SoC FPGA : ALTERA CycloneV SoC (5CSEMA5F31C6N) FPGA : MAX 10 (10m08sae144c8g) LANGUAGE : Verilog(Ver.2001) NET(WIRE) VS Variable(reg) data type wire wire 는 element들을 연결, input값 그대로 출력 값 저장 불가 (continuous assignment)에서 자주 사용된다. reg reg는 다음 값이 할당 되기 전 현재 값을 유지한다. (procedural assignment) 또한 조합논리(combination logic) 구현 시 값 유지가 필요 없기에 ..

설계공부/Advance Verliog 2023. 11. 13. 18:48

visual stdio C Language(Bitmap)

2023.11.10 사용툴 : visual stdio 2019 BMP Generator을 활용하여, Color bar를 생성한 뒤 gray scale로 변경했다. bmpGenerator_data_sheet R,G,B 각각 8 BIT Color Table 사용 안함 각 픽셀 3byte R, G, B를 넣어준다. 실제 픽셀 DATA가 *Raster Data(C언어 파일 참고) 구조체를 이용한 구조 변수 선언 InfoHeader 선언 bitmap_spec을 보고 구조체로 생성, 구조체 형식의 data type을 새로 만들었다. Bmp_Header_Sig 2Byte Bmp_Header 12Byte InfoHeader 40Byte PinfoHD = 4byte 쓰레기 값을 없애주는 방법 1. 필드별로 0을 입력(변..

설계공부/C언어(C++) 2023. 11. 10. 18:51

SoC - NiosⅡ(DE1-SoC) - 6 RTL 설계

1010 TOOL : Quartus Prime Lite Edition(Ver.18.1) Board : DE1-SoC FPGA : ALTERA CycloneV SoC (5CSEMA5F31C6N) LANGUAGE : Verilog(Ver.2001) 메일 작성 내용 mail box 동작순서 1.contants 2.write 3.flag setting Reciver 1.flag check 2.read 3.flag clear 원래는 채터링이 발생이 되어서, 123,4 2134 이런식으로 한번에 데이터가 한번에 받는 경우가 생긴다. 그러나 해당 코드에서는 발생하지 않았다. Interrupt는 주어진 값만 해결하고 주어진 환경에서 나와야 한다. UART통신, printf 등 활동을 하면 안된다. Interrupt 발..

설계공부/SoC 2023. 10. 11. 09:19

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