PROJECT - 16 bit RISC simple CPU
16 BIT_RISC Processor CPU 설계 11.27~01.05 Language(Verilog Ver.2001) VerilogHDL(Quartus 18.1) Simulation(Modelsim) Board(DE1-SoC) FPGA(ALTERA CycloneV_5CSEMA5F31C6N) PPT 설계목표 RISC 구조에 대해 이해하고, instruction을 설계하여 SW값에 따라 값을 기억하거나 동작, 최종적으로 instruction이 제대로 동작 했다면 FPGA의 FND에 PASSED가 나오고 그렇지 않는다면 FAILED가 나오도록 구현했다. CPU Design SoC 크게 7가지로 구성된 processor와 memory로 이루어져있는 구조로, address bus와 data bus를 사용하여 ..
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2024. 1. 4. 11:45
