썽심리뷰

[사용 tool]language : verilog' 2001Synthesis : Intel(Altera) Quartus Prime 18.1 verSimulation : Intel(Altera) ModelSim 10.5b verBoard : Intel(Altera) DE1_SoC(FPGA & HPS 결합 SoC)FPGA : Intel(Altera) Cyclone V / MAX10(10m08sae144c8g) - 합성용도HPS(Hard Processor System) : ARM / Coretex-A9 설치방법 사용할 FPGA에 맞게 체크 후 설치Cyclone V / MAX10 FPGAModelsim만 체크 후 설치했다.How to create Quartus Project - New Quartus Prim..

설계공부/Verilog 2025. 9. 10. 11:04

HDL: Verilog(2001)Synthesis: Intel(Altera)_Quartus prime 18.1Simulation: Intel(Altera)_ModelSim 10.5bBoard: Intel(Altera)_DE1_SoC (FPGA와 HPS가 결합된 SoC)FPGA(device): Intel(Altera)_Cyclone V(5CSEMA5F31c6)HPS(Hard Processor System): ARM_Coretex-A9 8x8mult을 만들기 위한 module 구현 중.uart / mult 8*8에 사용할 mult_control를 만들기 위한 연습과정  Mealy와 Moore 결합 방식의 FSMFSM( Finite State Machine )?유한 상태 기계의 준 말로말 그대로 상태에 따라 ..

설계공부/Verilog 2024. 5. 15. 01:28

HDL: Verilog(2001)Synthesis: Intel(Altera)_Quartus prime 18.1Simulation: Intel(Altera)_ModelSim 10.5bBoard: Intel(Altera)_DE1_SoC (FPGA와 HPS가 결합된 SoC)FPGA(device): Intel(Altera)_Cyclone V(5CSEMA5F31c6)HPS(Hard Processor System): ARM_Coretex-A9 8x8mult을 만들기 위한 module 구현 중.uart / mult 8*8에 사용할 2bit counter를 만들기 위한 연습과정 counter counter.v ****중요*** asynchronous clear되도록 aclr_n를 사용했다.하드웨어 디자인에서 종종 발생..

설계공부/Verilog 2024. 5. 12. 01:51

HDL: Verilog(2001)Synthesis: Intel(Altera)_Quartus prime 18.1Simulation: Intel(Altera)_ModelSim 10.5bBoard: Intel(Altera)_DE1_SoC (FPGA와 HPS가 결합된 SoC)FPGA(device): Intel(Altera)_Cyclone V(5CSEMA5F31c6)HPS(Hard Processor System): ARM_Coretex-A9 8x8mult을 만들기 위한 module 구현 중.uart / mult 8*8에 사용할 reg16를 만들기 위한 연습과정  reg16 여기서 가장 핵심 부분은 bit저장하는 부분도 중요하지만 bit가 clear되는 부분도 중요하다.  reg16.vclk을 사용하기 때문에 al..

설계공부/Verilog 2024. 5. 11. 23:04

HDL: Verilog(2001)Synthesis: Intel(Altera)_Quartus prime 18.1Simulation: Intel(Altera)_ModelSim 10.5bBoard: Intel(Altera)_DE1_SoC (FPGA와 HPS가 결합된 SoC)FPGA(device): Intel(Altera)_Cyclone V(5CSEMA5F31c6)HPS(Hard Processor System): ARM_Coretex-A9 8x8mult을 만들기 위한 module 구현 중.uart / mult 8*8에 사용할 7segment를 만들기 위한 연습과정  7segment_block_diagram 7segment에는Common-Anode Type / Common-Cathode Type 이 있다.보드 검..

설계공부/Verilog 2024. 5. 7. 01:32

HDL: Verilog(2001)Synthesis: Intel(Altera)_Quartus prime 18.1Simulation: Intel(Altera)_ModelSim 10.5bBoard: Intel(Altera)_DE1_SoC (FPGA와 HPS가 결합된 SoC)FPGA(device): Intel(Altera)_Cyclone V(5CSEMA5F31c6)HPS(Hard Processor System): ARM_Coretex-A9 8x8mult을 만들기 위한 module 구현 중.uart / mult 8*8에 사용할 shifter를 만들기 위한 연습과정 shifter_blockdiagram Codeshifter.vinput, output 값 입력 후,cntrl값을 조건 매개체로 사용, 0이나 3일때 n..

설계공부/Verilog 2024. 5. 6. 19:41

HDL: Verilog(2001)Synthesis: Intel(Altera)_Quartus prime 18.1Simulation: Intel(Altera)_ModelSim 10.5bBoard: Intel(Altera)_DE1_SoC (FPGA와 HPS가 결합된 SoC)FPGA(device): Intel(Altera)_Cyclone V(5CSEMA5F31c6)HPS(Hard Processor System): ARM_Coretex-A9 8x8mult을 만들기 위한 module 구현 중.uart / mult 8*8에 사용할 mux4를 만들기 위한 연습과정 mux4 CodeMux4.vinput, output 값을 넣어줌, output값은 값을 저장해야 하기 때문에 reg를 선언해 입력 값이 저장되도록 설계,al..

설계공부/Verilog 2024. 5. 6. 18:12

HDL: Verilog(2001)Synthesis: Intel(Altera)_Quartus prime 18.1Simulation: Intel(Altera)_ModelSim 10.5bBoard: Intel(Altera)_DE1_SoC (FPGA와 HPS가 결합된 SoC)FPGA(device): Intel(Altera)_Cyclone V(5CSEMA5F31c6)HPS(Hard Processor System): ARM_Coretex-A9 8x8mult을 만들기 위한 module 구현 중.mult4*4연습과정   mult4x4  Codemult4*4.vinput, output 값을 넣어 준 뒤, assign을 통해 product의 조건을 넣어줌 tb_mult4*4 시간을 설정하기위해 `timescle 설정.in..

설계공부/Verilog 2024. 5. 6. 02:55