썽심리뷰

16 BIT_RISC Processor CPU 설계 11.27~01.05 12.30 machine code를 Linux를 통해 바꾸고, 적용해보자. Sbasm 파일 가져다 놓음 전에 생성해 둔 폴더 내부로 들어감 생성된 mif비교 생성된 머신코드와 기존의 머신코드가 똑같은 것을 볼 수 있다. Sitbooosit - mkdir sbasm = sbasm이라는 디렉토리 만들어 줌 - cd sbasm = sbasm 이라는 디렉토리로 이동 - mv ~/test_dir/sbasm-master.zip. = test_dir에 있던 sbasm-master.zip. file을 현재 디렉토리로 옮겨줌 - unzip sbasm-master.zip = 알집 풀어줌. cntl D누르면 나가짐 vi sbasm.py 에 들어가주어서..

설계공부/Advance Verliog 2024. 1. 1. 23:56

16 BIT_RISC Processor CPU 설계 11.27~01.05 12.29 branch instruction을 추가하여 불필요한 동작들을 뛰어 넘도록 했다. branch instruction은 b / bne / beq / bcc / bcs 총 5가지 instruction을 추가하여 만들었다. R0에 2를 세팅 한 뒤 비교 2 – n = 0 이면 branch 통해 점프 아니면 계속 counting Dead가 아닌 T2로 점프 된다. R0에 1을 하는 순간 10000이 되면서 CARRY가 된다. 만약 CARRY SET이 되어 있으면 bcc 아니면 DEAD로 간다. 그렇게 해서 CARRY하고 ZERO 두 캐리를 만들어야 한다. SUM을 1BIT 늘려준다. 15:00 이 아닌 16:00으로 만들어 줘야..

설계공부/Advance Verliog 2024. 1. 1. 23:55

16 BIT_RISC Processor CPU 설계 11.27~01.05 12.27 기존 16 bit simple cpu에 peripheral(LED)을 추가하여 불빛이 나올 수 있도록 하였다. and / add / sub에 맞게 hex가 정해지고, 그결과가 led로 나오게 된다. 기존 PART3에 적용했던 부분에 SEG_7을 추가로 적용 SEG_7 PROC부분은 기존에 했던 부분 그대로 가져왔다. INST_mif_file address 및 변수 0x0000 : mem 0x1000 : LED 0x2000 : SEG next inst R2 : SEG R4 : SW 위 내용을 상기하며, simulation을 확인하면 좋다. RTL_VIEW State Machine TRANSITIONS / ENCODING S..

설계공부/Advance Verliog 2023. 12. 27. 21:25

16 BIT_RISC Processor CPU 설계 11.27~01.05 12.23 2_Port로 진행된 ROM 설계를 가지고 PC가 추가 된 형태의 Processor를 구현했다. 또한 연산 기능을 확장하여, ld일때 LOAD 메모리 값을 레지스터에 전송하고, st일때 Store 레지스터 값을 메모리에 전송될 수 있도록 만들었다. ​ D_FF와 같은구조. 기능 : SW 값을 지속적으로 LED에 갱신 실질적으로 구동시, 레지스터 r3, r4에 각각 LED, SW 주소를 저장 레지스터 r0에 r4를 주소로 하는 값(SW_0~8)을 전송(MAIN) 레지스터 r3를 주소로 하는 값( SW_0~8 )에 레지스터 r0를 전송 프로그램 카운터를 메인으로 설정해준다. 구현하며 얻은 이점은 특정한 위치의 프로그램 실행 ..

설계공부/Advance Verliog 2023. 12. 23. 04:19

2023.11.08 TOOL : Quartus Prime Lite Edition(Ver.18.1) Board : DE1-SoC FPGA : ALTERA CycloneV SoC (5CSEMA5F31C6N) FPGA : MAX 10 (10m08sae144c8g) LANGUAGE : Verilog(Ver.2001) NET(WIRE) VS Variable(reg) data type wire wire 는 element들을 연결, input값 그대로 출력 값 저장 불가 (continuous assignment)에서 자주 사용된다. reg reg는 다음 값이 할당 되기 전 현재 값을 유지한다. (procedural assignment) 또한 조합논리(combination logic) 구현 시 값 유지가 필요 없기에 ..

설계공부/Advance Verliog 2023. 11. 13. 18:48