썽심리뷰

설계공부/VIVADO 2023. 12. 21. 19:40

[23.07.31 ~ 23.08.04 (5일)] 0802~0804 TOOL : XILINX - VIVADO 사용 FPGA : Artix-7 사의 (XC7A35T-1CPG236C) 사용 BOARD - Basis 3 논리 게이트와 회로 구성 요소를 통해 데이터가 전당 되는 경로인 Critical path는 전체 회로의 지연시간이 가장 큰 부분을 차지한다. 이 곳에서 어떻게 하느냐가 동작속도를 결정하며, 데이터가 정확한 타이밍에 입/출력 될 수 있도록 하는 것이 중요하다. Critical path에서는 Glitch와 propagation delay가 발생한다. 이를 어떻게 최적화 하는지가 중요한 것이다. 안정성을 높이기 위해서는 Feedback system을 갖는 회로를 사용한다. Feedback system..

설계공부/VIVADO 2023. 12. 14. 02:12

노진호 교수님 [23.07.31 ~ 23.08.04 (5일)] 0801 TOOL : XILINX - VIVADO 사용 FPGA : Artix-7 사의 (XC7A35T-1CPG236C) 사용 BOARD - Basis 3 7segment [BCD_To_FND_Decoder code] case 분류하는 코드를 만들었다. [실제 Schematic] [SW_CODE] [Segment_Code] 보드동작 결과 [SW_{1234}_ON_OFF] [SW_1001_"9"] [SW_1000_"8"] [SW_0111_"7"] [SW_0110_"6"] [SW_0101_"5"] [SW_0100_"4"] [SW_0011_"3"] [SW_0010_"2"] [SW_0001_"1"] [SW_0000_"0"]

설계공부/VIVADO 2023. 9. 18. 09:44

[23.07.31 ~ 23.08.04 (5일)] 0731 TOOL : XILINX - VIVADO 사용 FPGA : Artix-7 사의 (XC7A35T-1CPG236C) 사용 BOARD - Basis 3 반도체 설계 절차 Verilog 용어 Behavior Modeling - I/O(입출력) 반응에 의해 묘사되는 요소 - 오직 회로의 기능만 모듈이 어떻게 동작하는지를 기능위주로 설명하는 모델 Structural Modeling - 서로 연결하는 lower-level의 요소들로 묘사되는 요소로 Gate level이며 주로 상위의 설계물을 설계할 때 사용된다. RTL(Register Transfer Level) – 설계 합성 Synthesis(합성) HALF_ADDER carry값과 sum값을 저장할 수 있..

설계공부/VIVADO 2023. 9. 17. 20:19