썽심리뷰

Clock Gating 기법 1. Clock gating Clock gating을 통해 Dynamic Power의 소모를 낮출 수 있습니다. Clock gating은 RTL 설계 과정에서 적용됩니다. 특정 어플리케이션 A를 실행하는데 사용되지 않는 모듈 B가 있습니다. B는 A를 실행하는 동안 사용되지 않으며 어떠한 동작을 하지 않더라도 Dynamic Power가 발생합니다. 바로 switching되는 clock에 의해 발생합니다. PLL에서 B까지 clock을 일정하게 전송하기 위해서 중간중간에 있는 Cell들에서 많은 전력이 소모됩니다. 이렇게 불필요한 모듈에 clock이 전 달되는 것을 막기 위한 방법이 Clock gating입니다. Clock gating은 그림 1과 같이 구현될 수 있습니다. "..

설계공부/Verilog 2024. 4. 10. 18:04

2024.01.12 TOOL Software - STM32_CUBE_IDE Hardware(board) - STM32(NUCLEO_F411RE) Hardware - Breadboard / Button(4EA) / LED(4EA) / FND Ultra Sonic - (HC-SR04) PC 통신 TOOL : ComPort / Master Architecture - cortex-m4 0.1초 간격으로 증가하는 StopWatch를 구현했다. 동작 형태의 brock Diagram 및 구조화 시킨 모습이다. application은 stop watch가 있고 그 형태는 오른쪽과 같다. 여기서 가장 중요 설계 목표는 아래 2두가지다. 1. core data를 정의 하는것 2. data 처리 및 Display를 어떻게 ..

설계공부/STM32 2024. 1. 13. 17:00

2024.01.12 TOOL Software - STM32_CUBE_IDE Hardware(board) - STM32(NUCLEO_F411RE) Hardware - Breadboard / Button(4EA) / LED(4EA) / FND Architecture - cortex-m4 0.1초 간격으로 증가하는 StopWatch를 구현했다.

설계공부/STM32 2024. 1. 11. 21:12

2024.01.09 TOOL Software - STM32_CUBE_IDE Hardware(board) - STM32(NUCLEO_F411RE) Architecture - cortex-m4 어제에 이어서 STM32를 이용한 LED제어를 했다. 시간에 간격마다 RED / GREEN / YELLOW LED를 제어 했는데 기존 코드 처럼 만들게 된다면. Define이 점점 더 많아진다. 그럼 어떻게 해야할까? 구조체로 바꿔보자. 메모리 모양이다.(자료구조형을 만든 것) 그 구조의 모형은 4byte 만큼 할당해준 mode register다. 그 다음 4byte OSPEEDR 그 다음 4byte PUPDR 그 다음 4byte IDR / 그 다음 4byte ODR / 그 다음 4byte BSRR / 그 다음 4by..

설계공부/STM32 2024. 1. 9. 21:01

2024.01.08 TOOL Software - STM32_CUBE_IDE Hardware(board) - STM32(NUCLEO_F411RE) Architecture - cortex-m4 32bit Frequency :100MHz MHz당 1.25MIPS 최대 512kbyte Flash memory 128Kbyte Sram Cortex4와 Cortex3차이 fpu차이, 곱하기 연산이 있는가 없는가 차이 구조 외부 오실레이터 부분 ARM의 장점 각각 주변장치에 CLK을 넣어 줄수도있고 없을 수도있다. 장점 : 저전력을 만들 수 있다. 1. 사용한다 했을 때 제일먼저 해야하는 것 CLOCK설정을 해야한다. Memory map Memory map 절대 못바꿈 공장에서 찍어서 만들어준 것. 바꾼다하면 새롭게 ..

설계공부/STM32 2024. 1. 8. 20:38

SIMULATION과 보드 동작간 괴리가 생길 때 어떻게 디버깅을 할까? ISSP와 SIGNALTAP두 가지 IP로 DEBUGING이 가능하다 ISSP 장점 : PC MEMORY를 가지고 디버깅 내부 메모리 소모를 별로 하지 않는다 단점 : 느림, 부정확(단순 SIGNAL, SW, LED 상태만 디버깅하는데 쓰임) SIGNALTAP 장점 : 정확하고 / 빠름 LOGIC Aralyser를 가지고 있다. Main clk기준으로 정확하게 probe를 한다. +출력이 가능하다. 단점 : FPGA에 Logic이라던지, memory 소모를 한다. resource 소모를 한다. FPGA 개발 시 70~80% 정도만 디자인을 채워라 하는데 그 이유는 SIMULATION 시 오류가 났을 때 Probe를 할 수 없기 때문..

설계공부/ISSP_SIGNALTAP 2024. 1. 4. 13:52

16 BIT_RISC Processor CPU 설계 11.27~01.05 12.30 machine code를 Linux를 통해 바꾸고, 적용해보자. Sbasm 파일 가져다 놓음 전에 생성해 둔 폴더 내부로 들어감 생성된 mif비교 생성된 머신코드와 기존의 머신코드가 똑같은 것을 볼 수 있다. Sitbooosit - mkdir sbasm = sbasm이라는 디렉토리 만들어 줌 - cd sbasm = sbasm 이라는 디렉토리로 이동 - mv ~/test_dir/sbasm-master.zip. = test_dir에 있던 sbasm-master.zip. file을 현재 디렉토리로 옮겨줌 - unzip sbasm-master.zip = 알집 풀어줌. cntl D누르면 나가짐 vi sbasm.py 에 들어가주어서..

설계공부/Advance Verliog 2024. 1. 1. 23:56

16 BIT_RISC Processor CPU 설계 11.27~01.05 12.29 branch instruction을 추가하여 불필요한 동작들을 뛰어 넘도록 했다. branch instruction은 b / bne / beq / bcc / bcs 총 5가지 instruction을 추가하여 만들었다. R0에 2를 세팅 한 뒤 비교 2 – n = 0 이면 branch 통해 점프 아니면 계속 counting Dead가 아닌 T2로 점프 된다. R0에 1을 하는 순간 10000이 되면서 CARRY가 된다. 만약 CARRY SET이 되어 있으면 bcc 아니면 DEAD로 간다. 그렇게 해서 CARRY하고 ZERO 두 캐리를 만들어야 한다. SUM을 1BIT 늘려준다. 15:00 이 아닌 16:00으로 만들어 줘야..

설계공부/Advance Verliog 2024. 1. 1. 23:55