썽심리뷰

1010 TOOL : Quartus Prime Lite Edition(Ver.18.1) Board : DE1-SoC FPGA : ALTERA CycloneV SoC (5CSEMA5F31C6N) LANGUAGE : Verilog(Ver.2001) 메일 작성 내용 mail box 동작순서 1.contants 2.write 3.flag setting Reciver 1.flag check 2.read 3.flag clear 원래는 채터링이 발생이 되어서, 123,4 2134 이런식으로 한번에 데이터가 한번에 받는 경우가 생긴다. 그러나 해당 코드에서는 발생하지 않았다. Interrupt는 주어진 값만 해결하고 주어진 환경에서 나와야 한다. UART통신, printf 등 활동을 하면 안된다. Interrupt 발..

설계공부/SoC 2023. 10. 11. 09:19

1006 TOOL : Quartus Prime Lite Edition(Ver.18.1) Board : DE1-SoC FPGA : ALTERA CycloneV SoC (5CSEMA5F31C6N) LANGUAGE : Verilog(Ver.2001) PWM(Pulse Width Modulation) Duty ratio를 변경하여 펄스 폭을 조절하는 변조 방식이다. 출력 전압값을 기준으로 일정한 Duty동안 High를 유지하고, 나머지는 Low를 내보내 출력 신호를 조절한다. 이때 일정한 주기 안에서 전압이 인가와 끊어짐이 반복되면서 소모 전력이 바뀐다. ​ PWM을 사용 예로는 모터제어, LED 밝기 제어가 있다. [my_reg2.v] addr을 2bit로 offset을 2개에서 4개로 늘림 저번시간에 만들어..

설계공부/SoC 2023. 10. 6. 18:47

1005 Avalon_bus를 설계해 보았다 Avlon_bus_Data_sheet 초기의 cpu형태 reg 선언 안해줘서 나오는 오류가 난다. 따라서 reg를 붙여줘 오류를 해결 추가적으로 Delay가 존재하기에 Delay 설계를 했다. DATA_SHEET를 보면 UKNOUN 값도 있기 때문에 검은색 부분은 X로 둠 버스 모델링은 task다. Begin은 body부분 procedural 구문처럼 데이터를 받으면 된다. 추가적으로 해당 부분 설계 해당부분을 설계완료하여, 전체적인 task를 완성했다. Test_bench 패턴을 만들어야 하기 때문에 reg Output은 wire연결 clk을 추가해줬다. Tcl_file Modelsim_Simulation 용도의 파일 Vlog를 통해 comfile하기 보고싶..

설계공부/SoC 2023. 10. 5. 10:12

1004 TOOL : Quartus Prime Lite Edition(Ver.18.1) Board : DE1-SoC FPGA : ALTERA CycloneV SoC (5CSEMA5F31C6N) LANGUAGE : Verilog(Ver.2001) IP 종류 UART, GPIO, SPI, I2C, SDRAM, Video, Camera 그 중 intel 사의 avalon bus IP를 가지고 RTL설계를 해볼예정이다. setup time : 이벤트 즉, control path에 대한 이벤트 (어떻게 보면 mux) 이벤트가 없으면 진행이 안된다. (입력으로 받아들이는데 필요한 최소시간, 대기시간) Hold time : 출력으로 유지하기 위한 필요 최소시간 아발론 버스설계를 위해서는 test환경의 구축이 필요하다..

설계공부/SoC 2023. 10. 4. 20:38

IP설계시 레지스터 개수로 설계를 해야한다 주소로 설정하여 불러 올 시 크기가 매우 커지게 된다. ex) 0xA2090 >> 3bit 만 필요하다. // PWM PWM은 LED 제어, 모터제어 등 제어에 많이 사용된다. PWM CORE 제작 TIMER를 통해 구현 할 수 있다. >> 듀티의 폭 차이를 두어, LED밝기 제어가 가능하게 된다. BOARD 동작 밝기가 조절되는 것을 확인 할 수 있었다. Eclips 동작 Simulation TB_FILE // T_DO FILE av_model av_pwm av_pwm_tb do_file

설계공부/SoC 2023. 9. 8. 13:22

0907 SoC 설계 기본적으로 IP 설계는 BYTE를 사용하게 된다. 왜그럴까? 옛부터 사용하던 구성방식이 고착화되어서 그렇다. IP설계 상세 Data flow 위 / 다이어 그램과 아래 / 차후 설계 예정 다이어그램 실습 과정 - quartus prim 18.1 lite 버전 사용 - Nios II Command Shell 사용 Board에 sof File DownLoad 후 진행하였다. Quartus prim 18.1 lite - programmer Sof DownLoad 진행 [Nios II Command Shell] 리눅스는 동사+ 명사로 되어 있다. pwd - 현재 directory ls - directory list ls *.@@@@@ ~.확장자 >> 타이핑한 확장자들만 확인 할 때 사용 A..

설계공부/SoC 2023. 9. 7. 14:45