설계공부/Full Custom IC One Chip Design

FULL CHIP CUSTOM ONE CHIP DESIGN - 13(Full-Custom IC One Chip Design)완료

​ [기간] 23.07.04 ~ 23.07.21 (14일) (100h) ​ [사용 tool] Cadence Virtuoso 6.1.8-64b Editor : Schematic Editor L, Symbol Editor L, Layout Suite L Simulation : ADE L (Analog Design Environment, Schematic Simulation 환경 제공) Simulation Platform : Spectre (SPICE) Verification : Assura (DRC, LVS) Library : GPDK090 (Generic Process Design Kit 90nm) ​ [결과] SIZE를 줄이기 위해 가장 큰 CIRCUIT 부터 밑에 배치하였다. 가장 큰 CIRCUIT을 ..

설계공부/Full Custom IC One Chip Design 2023. 12. 13. 18:31

FULL CHIP CUSTOM ONE CHIP DESIGN - 12(ANALOG_CIRCUIT- COMMON_SOURCE_AMPLIFIER / DIFFERENTIAL_AMPLIFIER )

dB확인 주파수에 따른 Gain을 dB그래프를통해 알수있고 최대 Gain이 6.16인것을 확인했다.

설계공부/Full Custom IC One Chip Design 2023. 8. 30. 21:25

FULL CHIP CUSTOM ONE CHIP DESIGN - 11(4BIT_ADDER / 4BIT_ADDER_SUBTRACTOR)

4BIT_ADDER 4BIT_ADDER는 4BIT인 2개의 입력신호를 더하는 역할을 하는 회로다. 진리표 4BIT_ADDER_구현방법 HALF_ADDER 1개와 FULL_ADDER3개로 구성하였으며, Tr의 갯수는 다음과 같다. HALF_ADDER[(INVERTER3*2) + (2NAND4*4)] = 22개 + FULL_ADDER[(INVERTER7*2) + (2NAND8*4) + (2NOR1*4) = 50개 총 72개 세로 : 9.19 [um] 가로 : nMOS 37.54 [um] AREA : 344.9926 [um2] 4BIT_ADDER_SUBTRACTOR 4BIT 가감산기의 뺄셈은 뺄셈이 아니고, INPUT 하나를 음수 형태로 바꾼 후 덧셈을 하는 방식으로, 2의 보수를 취함으로 음수로 바꾸기가 가..

설계공부/Full Custom IC One Chip Design 2023. 8. 30. 21:16

FULL CHIP CUSTOM ONE CHIP DESIGN - 10(HALF_ADDER / FULL_ADDER)

HALF_ADDER 입력 A,B에 따라서 SUM, CARRY값이 변화하는 가산기이다. HALF_ADDER 진리표 HALF_ADDER_구현방법 XOR 게이트의 사용 유무에 따라서 회로 크기를 비교했다. Tr갯수 비교 INVERTER X (INVERTER(2*3)) + ((2NAND4*4)) = 22개 INVERTER O (INVERTER(2*1)) + ((2NAND4*1)) + ((XOR)6*1)= 12개 세로 : 7.04 [um] 가로 : nMOS 9.36 [um] AREA : 65.8944 [um2] 세로 : 6.52 [um] 가로 : nMOS 4.6 [um] AREA : 29.992 [um2] XOR을 사용함에 따라서 HALF_ADDER의 전체면적이 대략 35um2정도 줄은것을 볼 수 있다. 그렇기 ..

설계공부/Full Custom IC One Chip Design 2023. 8. 30. 19:53

FULL CHIP CUSTOM ONE CHIP DESIGN - 9(XOR_LOGIC)

XOR 입력의 개수가 홀수일 때 TRUE 출력을 내보내는 회로이다. 베타적 논리합을 구현하며 게이트의 입력 중 하나만이 오직 TRUE이라면 그 결과는 TRUE가 되는 회로이다. 세로 : 6.525um 가로 : nMOS 2.56um AREA : 16.704um2

설계공부/Full Custom IC One Chip Design 2023. 8. 30. 19:06

FULL CHIP CUSTOM ONE CHIP DESIGN - 8(16X1 MUX LOGIC / SWITCH)

16X1 MUX부터는 크기가 커져 한번에 캡쳐가 안되는 부분이 있고, 많이 복잡해졌다. 16X1MUX 16X1MUX는 16개의 신호가 주어졌을때 1개의 신호만 내보내는 회로이다. 16개의 입력신호와 4개의 펄스신호로 이루어져있다. 또한 161MUX_LOGIC은 8X1MUX_LOGIC 2개 / 21MUX_LOGIC 1개를 이용하여 SCHEMATIC을 만들었다. 세로 : 11.16um 가로 : nMOS 67.61um AREA : 754.5276um2 세로 : 12.42 [um] 가로 : nMOS 30.1 [um] AREA : 373.842 [um2]

설계공부/Full Custom IC One Chip Design 2023. 8. 19. 21:56

FULL CHIP CUSTOM ONE CHIP DESIGN - 7(8X1 MUX LOGIC / SWITCH)

8X1 MUX 복수회로에서 입력되는 8개의 신호 중 어느 하나의 입력신호를 선택하여 출력회로에 내보내주는 논리 회로이다. 구현방법 8X1MUX LOGIC GATE (41MUX)*2 + (21MUX)*4 구성하여 제작했다. 4X1 MUX 2개 / 2X1MUX LOGIC GATE 1개를 통해 만들었다. 세로 : 8.63 [um] 가로 : nMOS 31.59 [um] AREA : 272.6217 [um2] 구현방법 8X1MUX CMOS SWITCH (4X1 MUX SW 2EA) + (2X1 MUX SW 2EA)로 구성하여 제작했다. 세로 : 9.7 [um] 가로 : nMOS 13.91 [um] AREA : 134.927 [um2] 8X1 MUX 역시 마찬가지로 GATE LOGIC보다 SW로 설계하는 것이 기능..

설계공부/Full Custom IC One Chip Design 2023. 8. 19. 21:30

FULL CHIP CUSTOM ONE CHIP DESIGN - 6(4X1 MUX LOGIC / SWITCH)

4X1MUX 복수회로에서 입력되는 4개의 신호 중 어느 하나의 입력신호를 선택하여 출력회로에 내보내주는 논리 회로이다. 4X1MUX 진리표 구현방법 4X1MUX LOGIC GATE (Inverter 2EA)*2 + (3Nand 4EA)*6 + (4Nand 1EA)*8=36개 의 Tr로 구성하여 제작했다. C / D S0 / S1 S0와 S1은 Pulse로 두어 지속적인 신호를 보내도록 했다 그에 따른 SIMULATION을 관찰하였다. 세로 : 7.4um 가로 : nMOS 13.63um AREA : 100.862um2 구현방법 4X1MUX CMOS SWITCH (CMOS 2EA)*6 + (Inverter 2EA)*2 = 16개 의 Tr로 구성하여 제작했다. 세로 : 8.075 [um] 가로 : nMOS 6..

설계공부/Full Custom IC One Chip Design 2023. 8. 16. 10:21

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