썽심리뷰

2024.01.10 TOOL Software - STM32_CUBE_IDE Hardware(board) - STM32(NUCLEO_F411RE) Architecture - cortex-m4 FND 연결시 anode와 cathode를 잘 구분하여 연결해야한다. anode : VCC 연결 cathode : GND 연결 새롭게 프로젝트를 생성 File > New > SMT32 Project 생성 PC9 / PC8 / PB8 / PC6 = LED PA5 / PA6 / PA12 / PA11 = BUTTON A / B / C / D / E / F / G DP PC7 / PA9 / PA8 / PB10 / PB4 / PB5 / PB3 / PA10 = SEGMENT DATA D1 / D2 / D3 / D4 PB15 / ..

카테고리 없음 2024. 1. 11. 21:12

2024.01.09 TOOL Software - STM32_CUBE_IDE Hardware(board) - STM32(NUCLEO_F411RE) Architecture - cortex-m4 어제에 이어서 STM32를 이용한 LED제어를 했다. 시간에 간격마다 RED / GREEN / YELLOW LED를 제어 했는데 기존 코드 처럼 만들게 된다면. Define이 점점 더 많아진다. 그럼 어떻게 해야할까? 구조체로 바꿔보자. 메모리 모양이다.(자료구조형을 만든 것) 그 구조의 모형은 4byte 만큼 할당해준 mode register다. 그 다음 4byte OSPEEDR 그 다음 4byte PUPDR 그 다음 4byte IDR / 그 다음 4byte ODR / 그 다음 4byte BSRR / 그 다음 4by..

설계공부/STM32 2024. 1. 9. 21:01

2024.01.08 TOOL Software - STM32_CUBE_IDE Hardware(board) - STM32(NUCLEO_F411RE) Architecture - cortex-m4 32bit Frequency :100MHz MHz당 1.25MIPS 최대 512kbyte Flash memory 128Kbyte Sram Cortex4와 Cortex3차이 fpu차이, 곱하기 연산이 있는가 없는가 차이 구조 외부 오실레이터 부분 ARM의 장점 각각 주변장치에 CLK을 넣어 줄수도있고 없을 수도있다. 장점 : 저전력을 만들 수 있다. 1. 사용한다 했을 때 제일먼저 해야하는 것 CLOCK설정을 해야한다. Memory map Memory map 절대 못바꿈 공장에서 찍어서 만들어준 것. 바꾼다하면 새롭게 ..

설계공부/STM32 2024. 1. 8. 20:38

SIMULATION과 보드 동작간 괴리가 생길 때 어떻게 디버깅을 할까? ISSP와 SIGNALTAP두 가지 IP로 DEBUGING이 가능하다 ISSP 장점 : PC MEMORY를 가지고 디버깅 내부 메모리 소모를 별로 하지 않는다 단점 : 느림, 부정확(단순 SIGNAL, SW, LED 상태만 디버깅하는데 쓰임) SIGNALTAP 장점 : 정확하고 / 빠름 LOGIC Aralyser를 가지고 있다. Main clk기준으로 정확하게 probe를 한다. +출력이 가능하다. 단점 : FPGA에 Logic이라던지, memory 소모를 한다. resource 소모를 한다. FPGA 개발 시 70~80% 정도만 디자인을 채워라 하는데 그 이유는 SIMULATION 시 오류가 났을 때 Probe를 할 수 없기 때문..

설계공부/ISSP_SIGNALTAP 2024. 1. 4. 13:52

16 BIT_RISC Processor CPU 설계 11.27~01.05 Language(Verilog Ver.2001) VerilogHDL(Quartus 18.1) Simulation(Modelsim) Board(DE1-SoC) FPGA(ALTERA CycloneV_5CSEMA5F31C6N) PPT 설계목표 RISC 구조에 대해 이해하고, instruction을 설계하여 SW값에 따라 값을 기억하거나 동작, 최종적으로 instruction이 제대로 동작 했다면 FPGA의 FND에 PASSED가 나오고 그렇지 않는다면 FAILED가 나오도록 구현했다. CPU Design SoC 크게 7가지로 구성된 processor와 memory로 이루어져있는 구조로, address bus와 data bus를 사용하여 ..

PROJECT 2024. 1. 4. 11:45

16 BIT_RISC Processor CPU 설계 11.27~01.05 12.30 machine code를 Linux를 통해 바꾸고, 적용해보자. Sbasm 파일 가져다 놓음 전에 생성해 둔 폴더 내부로 들어감 생성된 mif비교 생성된 머신코드와 기존의 머신코드가 똑같은 것을 볼 수 있다. Sitbooosit - mkdir sbasm = sbasm이라는 디렉토리 만들어 줌 - cd sbasm = sbasm 이라는 디렉토리로 이동 - mv ~/test_dir/sbasm-master.zip. = test_dir에 있던 sbasm-master.zip. file을 현재 디렉토리로 옮겨줌 - unzip sbasm-master.zip = 알집 풀어줌. cntl D누르면 나가짐 vi sbasm.py 에 들어가주어서..

설계공부/Advance Verliog 2024. 1. 1. 23:56

16 BIT_RISC Processor CPU 설계 11.27~01.05 12.29 branch instruction을 추가하여 불필요한 동작들을 뛰어 넘도록 했다. branch instruction은 b / bne / beq / bcc / bcs 총 5가지 instruction을 추가하여 만들었다. R0에 2를 세팅 한 뒤 비교 2 – n = 0 이면 branch 통해 점프 아니면 계속 counting Dead가 아닌 T2로 점프 된다. R0에 1을 하는 순간 10000이 되면서 CARRY가 된다. 만약 CARRY SET이 되어 있으면 bcc 아니면 DEAD로 간다. 그렇게 해서 CARRY하고 ZERO 두 캐리를 만들어야 한다. SUM을 1BIT 늘려준다. 15:00 이 아닌 16:00으로 만들어 줘야..

설계공부/Advance Verliog 2024. 1. 1. 23:55

16 BIT_RISC Processor CPU 설계 11.27~01.05 12.27 기존 16 bit simple cpu에 peripheral(LED)을 추가하여 불빛이 나올 수 있도록 하였다. and / add / sub에 맞게 hex가 정해지고, 그결과가 led로 나오게 된다. 기존 PART3에 적용했던 부분에 SEG_7을 추가로 적용 SEG_7 PROC부분은 기존에 했던 부분 그대로 가져왔다. INST_mif_file address 및 변수 0x0000 : mem 0x1000 : LED 0x2000 : SEG next inst R2 : SEG R4 : SW 위 내용을 상기하며, simulation을 확인하면 좋다. RTL_VIEW State Machine TRANSITIONS / ENCODING S..

설계공부/Advance Verliog 2023. 12. 27. 21:25