verilog-mult4x4

 

HDL: Verilog(2001)

Synthesis: Intel(Altera)_Quartus prime 18.1

Simulation: Intel(Altera)_ModelSim 10.5b

Board: Intel(Altera)_DE1_SoC (FPGA와 HPS가 결합된 SoC)

FPGA(device): Intel(Altera)_Cyclone V(5CSEMA5F31c6)

HPS(Hard Processor System): ARM_Coretex-A9

 

8x8mult을 만들기 위한 module 구현 중.

mult4*4연습과정

 

 

mult4x4

 

 

Code

mult4*4.v

input, output 값을 넣어 준 뒤,

assign을 통해 product의 조건을 넣어줌

 

tb_mult4*4

 

시간을 설정하기위해 `timescle 설정.

initial begin-end 구문으로

dataa - 3

datab - 2 의 초기값을 입력 해준 뒤

 

forever구문으로

dataa가 20ns마다 +2 씩 증가 될 수 있도록 설계했다.

 

여기서 initial 안에 꼭 forever를 사용해주어야 한다.

따로 따로 initial begin-end / forever begin-end 사용하게 되면 

data혼선이 될 뿐만 아니라 simulation 자체가 안됨.

 

 

 

simulation 결과

forever구문을 사용하여 dataa가 +2씩 지속적으로 증가되도록 구현한 결과, 제대로 동작 되는 것을 확인했다.