verliog-adder

HDL: Verilog(2001)

Synthesis: Intel(Altera)_Quartus prime 18.1

Simulation: Intel(Altera)_ModelSim 10.5b

Board: Intel(Altera)_DE1_SoC (FPGA와 HPS가 결합된 SoC)

FPGA(device): Intel(Altera)_Cyclone V(5CSEMA5F31c6)

HPS(Hard Processor System): ARM_Coretex-A9

 

8x8mult을 만들기 위한 module 구현 중.

uart / mult 8*8에 사용할 adder를 만들기 위한 연습과정

 

adder

 

Code

adder.v

input 값과 output값 선언 후

assign 문을 통해 sum의 조건을 넣어줌.

 

 

tb_adder

testbench code이다.

simulation을 위해 만든code로써, 

simulation에서만 사용가능한 initial 구문을 사용하여 dataa, datab 값을 확인하기 위한 값을 직접 넣어 줌

#20ns 마다 값을 추가로 넣어 확인

 

 

simulation 결과

설계한 sum의 조건이 제대로 동작함을 검증했다.