clock gating

Clock Gating 기법

 

1. Clock gating
Clock gating을 통해 Dynamic Power의 소모를 낮출 수 있습니다. Clock gating은 RTL 설계 과정에서 적용됩니다.
특정 어플리케이션 A를 실행하는데 사용되지 않는 모듈 B가 있습니다. B는 A를 실행하는 동안 사용되지 않으며 어떠한 동작을 하지 않더라도 Dynamic Power가 발생합니다. 바로 switching되는 clock에 의해 발생합니다.
PLL에서 B까지 clock을 일정하게 전송하기 위해서 중간중간에 있는 Cell들에서 많은 전력이 소모됩니다. 이렇게 불필요한 모듈에 clock이 전 달되는 것을 막기 위한 방법이 Clock gating입니다.
Clock gating은 그림 1과 같이 구현될 수 있습니다. "Clock을 전달하겠다"는 enable 신호와 AND gate로 구현되며 enable 신호가 비활성
화 상태에서는 main clock인 clk이 gclk에 전달되지 못하며, 활성화 상태에서는 clk이 gclk에 전달되어 gclk이 switching 되는 것을 볼 수 있 습니다.

 

 

 

 

따라서 A가 실행되는 동안에는 B에 해당되는 enable 신호가 비활성화 되어 clock이 전달되지 않으며, B가 실행되어야 하는 어플리케이션이 실행될 때에는 enable신호가 활성화 되어 B가 동작할 수 있습니다.