Verilog HDL - VIVADO_1(FULLADDER_4BIT / 8BIT)
[23.07.31 ~ 23.08.04 (5일)] 0731 TOOL : XILINX - VIVADO 사용 FPGA : Artix-7 사의 (XC7A35T-1CPG236C) 사용 BOARD - Basis 3 반도체 설계 절차 Verilog 용어 Behavior Modeling - I/O(입출력) 반응에 의해 묘사되는 요소 - 오직 회로의 기능만 모듈이 어떻게 동작하는지를 기능위주로 설명하는 모델 Structural Modeling - 서로 연결하는 lower-level의 요소들로 묘사되는 요소로 Gate level이며 주로 상위의 설계물을 설계할 때 사용된다. RTL(Register Transfer Level) – 설계 합성 Synthesis(합성) HALF_ADDER carry값과 sum값을 저장할 수 있..
설계공부/VIVADO
2023. 9. 17. 20:19
