verilog-mux4
HDL: Verilog(2001)Synthesis: Intel(Altera)_Quartus prime 18.1Simulation: Intel(Altera)_ModelSim 10.5bBoard: Intel(Altera)_DE1_SoC (FPGA와 HPS가 결합된 SoC)FPGA(device): Intel(Altera)_Cyclone V(5CSEMA5F31c6)HPS(Hard Processor System): ARM_Coretex-A9 8x8mult을 만들기 위한 module 구현 중.uart / mult 8*8에 사용할 mux4를 만들기 위한 연습과정 mux4 CodeMux4.vinput, output 값을 넣어줌, output값은 값을 저장해야 하기 때문에 reg를 선언해 입력 값이 저장되도록 설계,al..
설계공부/Verilog
2024. 5. 6. 18:12
