SoC - NiosⅡ(DE1-SoC) -4 RTL 설계
1005 Avalon_bus를 설계해 보았다 Avlon_bus_Data_sheet 초기의 cpu형태 reg 선언 안해줘서 나오는 오류가 난다. 따라서 reg를 붙여줘 오류를 해결 추가적으로 Delay가 존재하기에 Delay 설계를 했다. DATA_SHEET를 보면 UKNOUN 값도 있기 때문에 검은색 부분은 X로 둠 버스 모델링은 task다. Begin은 body부분 procedural 구문처럼 데이터를 받으면 된다. 추가적으로 해당 부분 설계 해당부분을 설계완료하여, 전체적인 task를 완성했다. Test_bench 패턴을 만들어야 하기 때문에 reg Output은 wire연결 clk을 추가해줬다. Tcl_file Modelsim_Simulation 용도의 파일 Vlog를 통해 comfile하기 보고싶..
설계공부/SoC
2023. 10. 5. 10:12
